¿Cuál es la diferencia entre $signed y signed' en verilog?

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user3303020 25 sep. 2019 a las 21:15

1 respuesta

La mejor respuesta

signed'() no existe en Verilog. Existe en SystemVerilog.

IEEE1800-2017 § 6.24.1 Operador de transmisión :

NOTA: las funciones del sistema $signed() y $unsigned() (ver 11.7) devuelven los mismos resultados que signed'() y unsigned'(), respectivamente.

signed'() existe como función con operador de transmisión ('())
$signed() existe por compatibilidad con Verilog

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Greg 25 sep. 2019 a las 18:38